Verilog HDL（Hardware Description Language）是一种用于描述、设计和验证电子系统的硬件描述语言。然而，并非所有的Verilog代码都能被综合工具（如Vivado、Quartus II）转换成实际的硬件电路。理解“可综合子集”（Synthesizable Subset）是每一位数字电路设计工程师的必修课。本文将深入探讨Verilog可综合子集的核心规则，揭示代码到电路的转换机制，并剖析常见的设计陷阱。
1. 什么是Verilog可综合子集？
1.1 定义与背景
Verilog最初是作为一种仿真语言开发的，后来才被用于综合。为了保证不同综合工具之间的一致性，IEEE制定了标准，定义了哪些Verilog结构可以被转换为门级网表（Netlist）。
可综合代码（Synthesizable Code）
：能够被综合工具识别并映射到物理硬件（如逻辑门、触发器、RAM等）的代码。
不可综合代码（Non-synthesizable Code）
：仅用于仿真、测试和验证的代码，无法映射到硬件。
1.2 为什么需要理解可综合子集？
如果不了解可综合子集，设计者可能会编写出无法生成电路的代码，或者生成的电路极其庞大、低效，甚至与预期功能完全不符。理解这一子集是实现“RTL（Register Transfer Level）设计”的基础。
2. 可综合的运算符与表达式
在Verilog中，逻辑运算符和算术运算符通常是可以综合的，但其生成的电路结构取决于运算符的使用上下文。
2.1 算术运算符
加减乘除可以被综合，但会占用大量的逻辑资源。
乘法器
：通常综合为组合逻辑乘法器，或者调用FPGA内部的DSP（Digital Signal Processing）单元。
除法与取模
：在早期的综合工具中很难综合，现代工具支持，但通常会转化为复杂的迭代逻辑，消耗大量LUT（查找表）。
示例：简单的加法器
module adder (
input [3:0] a,
input [3:0] b,
output [4:0] sum
);
// 这是一个纯组合逻辑加法器
assign sum = a + b;
endmodule
综合结果：
综合工具会将其推断为一个4位的全加器链（Ripple Carry Adder）或超前进位加法器（Carry Lookahead Adder）。
2.2 逻辑运算符
&&
(AND),
||
(OR),
!
(NOT),
^
(XOR) 等均可直接综合为对应的逻辑门。
2.3 关系运算符与相等性
>
,
<
,
==
,
!=
等通常用于
if
或
case
语句的条件判断，综合后生成比较器电路。
3. 组合逻辑电路的综合规则
组合逻辑的输出仅取决于当前的输入，不包含存储元素（寄存器）。
3.1
assign
赋值语句
连续赋值语句
assign
是最基础的组合逻辑描述方式。
示例：多路选择器（Mux）
module mux_2to1 (
input wire sel,
input wire [1:0] din_a,
input wire [1:0] din_b,
output wire [1:0] dout
);
// 当sel为1时选择din_a，否则选择din_b
assign dout = sel ? din_a : din_b;
endmodule
综合结果：
生成两个2选1多路器。
3.2
always
块与组合逻辑
使用
always
块描述组合逻辑时，必须严格遵守规则，否则会推断出锁存器（Latch）。
规则：
敏感列表必须包含
所有
输入信号（推荐使用
always @(*)
）。
在所有可能的条件下，
必须为输出变量赋值
。
正确示例：
module decoder_2to4 (
input wire [1:0] sel,
output reg [3:0] dout
);
always @(*) begin
case(sel)
2'b00: dout = 4'b0001;
2'b01: dout = 4'b0010;
2'b10: dout = 4'b0100;
2'b11: dout = 4'b1000;
default: dout = 4'b0000; // 覆盖所有可能，防止产生锁存器
endcase
end
endmodule
4. 时序逻辑电路的综合规则
时序逻辑包含存储元件（触发器 Flip-Flop），输出不仅取决于当前输入，还取决于时钟边沿和历史状态。
4.1 触发器的推断
当
always
块的敏感列表仅包含时钟信号（如
always @(posedge clk)
）时，综合工具会推断出触发器。
示例：D触发器
module d_ff (
input wire clk,
input wire rst_n, // 低电平复位
input wire d,
output reg q
);
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
q <= 1'b0; // 异步复位
end else begin
q <= d; // 时钟上升沿采样
end
end
endmodule
综合结果：
一个带有异步低电平复位端的D触发器。
4.2 计数器设计
计数器是时序逻辑的经典应用。
示例：模10计数器
module counter_mod10 (
input wire clk,
input wire rst_n,
output reg [3:0] cnt,
output wire co // 进位输出
);
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
cnt <= 4'd0;
else if (cnt == 4'd9)
cnt <= 4'd0;
else
cnt <= cnt + 1'b1;
end
assign co = (cnt == 4'd9);
endmodule
5. 常见陷阱与不可综合结构
这是设计者最容易犯错的地方。以下代码在仿真中可能运行良好，但在综合时会报错或产生非预期电路。
5.1 延迟控制 (
#
delay)
陷阱：
试图用
#10
来产生延迟。
// 错误代码
always @(posedge clk) begin
#5 q <= d; // 综合工具会忽略 #5，或者报错
end
解释：
硬件电路没有“秒表”概念。
#
仅用于仿真测试。在实际电路中，延迟由门的传播延时和线延时决定。如果需要特定的延时，必须使用
流水线（Pipeline）
或
环形振荡器
（不推荐用于精确延时）。
5.2 完整的
always
敏感列表缺失
陷阱：
组合逻辑漏掉信号。
// 错误代码：敏感列表缺少 b
always @(a) begin
y = a & b;
end
后果：
当
b
变化而
a
不变时，
y
不会更新，综合工具会推断出一个
锁存器（Latch）
。锁存器在FPGA设计中通常是不受欢迎的，因为它对毛刺敏感且时序分析困难。
修正：
使用
always @(*)
。
5.3 在时序逻辑中使用阻塞赋值 (
=
)
陷阱：
在
always @(posedge clk)
中使用
=
而非
<=
。
// 危险代码
always @(posedge clk) begin
a = b;
c = a; // 此时 a 还没更新（或者刚更新），取决于仿真器，综合结果不可预测
end
后果：
综合出的触发器之间的组合逻辑路径可能非常复杂，且容易产生竞争冒险。
标准做法是：时序逻辑用非阻塞赋值
<=
，组合逻辑用阻塞赋值
=
。
5.4 循环语句的不当使用
陷阱：
for
循环和
while
循环。
while
循环通常不可综合。
for
循环可以综合，但必须是
静态循环
（循环次数在综合前确定）。
错误示例（无限循环）：
// 错误：综合工具无法确定何时停止
always @(*) begin
i = 0;
while (i < 10) begin
// ...
i = i + 1;
end
end
正确示例（固定次数展开）：
// 正确：综合时会将循环展开为10个并行的加法器
reg [7:0] sum;
always @(*) begin
sum = 0;
for (integer k = 0; k < 10; k = k + 1) begin
sum = sum + data_in[k];
end
end
5.5 负边沿触发 (
negedge
)
陷阱：
滥用负边沿触发。
虽然
always @(negedge clk)
是可综合的，但在FPGA设计中，全局时钟网络通常只优化上升沿。混合使用上升沿和下降沿会导致时钟偏斜（Skew）问题，且降低最高时钟频率。除非必须，否则尽量统一使用上升沿。
6. 代码到电路的转换机制
理解综合工具如何工作，有助于编写更优化的代码。
6.1 逻辑优化 (Logic Optimization)
综合工具首先分析布尔表达式，进行化简。
常数传播 (Constant Propagation)
：如果输入是常数，直接计算结果。
公共子表达式消除
：如果同一表达式出现多次，只计算一次。
死代码消除
：删除永远不会被执行的代码。
6.2 工艺库映射 (Technology Mapping)
优化后的网表被映射到目标器件（如Xilinx Artix-7或Intel Cyclone V）的特定原语（Primitives）。
assign y = a & b;
-> 映射为 LUT2 (2输入查找表)。
always @(posedge clk)
-> 映射为 FDRE (带复位和使能的触发器)。
6.3 资源共享 (Resource Sharing)
对于复杂的算术运算，综合工具可能会尝试共享资源以减少面积。
示例：
if (sel)
out = a + b;
else
out = c + d;
综合工具可能会复用一个加法器，通过多路器选择输入数据。这会减少面积，但增加延迟。
7. 总结与最佳实践
编写可综合的Verilog代码不仅仅是语法正确，更是一种硬件思维的体现。
明确时钟域
：始终使用
always @(posedge clk)
描述时序逻辑。
避免锁存器
：组合逻辑使用
always @(*)
并确保所有分支都有赋值。
阻塞与非阻塞
：牢记“时序用
<=
，组合用
=
”。
复位策略
：明确复位信号（同步或异步）并保持一致。
代码可读性
：使用参数化设计（
parameter
），避免过长的代码行，添加注释。
通过掌握这些规则并避开常见陷阱，你就能将抽象的Verilog代码精准地转化为高效、可靠的硬件电路。